verilog程序怎么加入一个复位信号

1. verilog程序怎么加入一个复位信号

一般是这么用的
复位低有效：
always@ (posedge clk or negedge rst)
if(!rst)

a<=1'b0;
else begin

...
end

2. 如何verilog 产生一个复位信号，quartus2仿真不对，求指教，

quartus不支持testbench，输入只能通过添加波形的方式实现。
用modelsim可以，在测试模块中例化你要仿真的模块。

3. 小弟求教~~~这个verilog程序对么？仿真的结果是什么？谢谢各位大神了。。。。。。

程序对着呢，给你我写的激励文件
module cal_tb;reg     [3:0] a;reg        [3:0] b;reg        [3:0] op;wire    [3:0] out;cal u_cal(    .a        (a  ),    .b        (b  ),    .op        (op ),    .out    (out));initialbegin    a    <=    4'd5;    b    <=    4'd2;    op    <=    4'b0000;endalways   #20 op <=(op<=4'b1111)? op+1'b1 : 4'b0; endmodule这是波形

4. verilog问题 为下面的代码 写个测试信号（.vt文件） 用于modelsim仿真 （急用）

`timescale 1 ns/ 1 ps

module shift_tb;

reg    clk;
reg    din;
wire    dout;

parameter    Period  =  10;

shift       u1 (
						                    .clk(clk),
						                    .din(din),
						                    .dout(dout)
                  );

initial
    begin
	         clk = 0;
	         din = 1'b0;         // 初始化输入din
	         rst = 0;               // 低电平复位
        #100
         rst = 1;               // 复位结束
    end

always #（Period/2）     clk <= ~clk;    // clk为10ns 

always @（posedge clk）
    begin
        din <= {$random} % 2;    // 产生0和1的随机数，用来做随机输入值
    end

endmodule


建立.v文件，文件名为 shift_tb.v  ，这个就是仿真文件。

5. 电子秒表仿真时复位信号输入什么信号

IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。

　2.调试方便。在 ISE/Quartus 中调用 modelsim仿真只能看到输入输出信 号，而对于设计的中间信号/变量，特别是ip核的内部信号/变量无法观测。而在modelsim中直接仿真可以观测设计中出现的任何信号/变量无和 ip 核内的任何信号/变量，这样我们设计的数据流向就可以很清楚的表示出来，还可以检测不同编程方式的处理效果，极大的方便了调试。

6. iic代码verilog的复位信号问题

首先查看原理图，如果板子上的复位键连到了 FPGA ，才可以使用，否则是用不了复位的。

然后逻辑可以做一个复位出来。

rst_n 或者 rst  的问题，带 _n的一般来说表示低电平有效，也就是低电平的时候复位。不带的表示高电平有效。


初始值的问题，FPGA 上完电之后，reg 的值一般是随机状态，或者为0或者为1，这时候加了复位这个激励之后（按键），就会回到复位值，然后按照程序执行。

对于严格逻辑来说，复位信号是必须的。对于周期逻辑来说，复位信号是可有可无的。
周期逻辑很好理解，比如做一个电灯 1s 亮，1s灭。
严格逻辑不理解的话，就简单认为非周期逻辑就是严格逻辑。

7. verilog 键盘ps2 接口驱动程序中有一个复位信号，请问是什么啊？多大？怎么接入啊？

rst_n复位信号，通常是带n，即低电平有效；也就是说rst_n输入低电平时，内部寄存器复位。
比如：
always @ (posedge clk or negedge rst_n)
   if (!rst_n)
     reg1 <= 1'b0;
  else
     reg1 <= 1'b1;

此处可以看见，rst_n为高电平时，寄存器正常工作；低电平时，寄存器复位。
通常rst_n通过外部按键引入，例如：按键按下，则输入低电平，不按就输入高电平。
这个可以通过一个按键开关，和上拉电阻来实现。具体可以去查复位电路相关知识。

8. Modelsim软件如何仿真，怎么能添加输入信号

IP核生成文件：（Xilinx/Altera 同）　　IP核生成器生成 ip 后有两个文件对我们比较有用，假设生成了一个 asyn_fifo 的核，则asyn_fifo.veo 给出了例化该核方式（或者在 Edit－>Language Template->COREGEN 中找到verilog/VHDL 的例化方式）。asyn_fifo.v 是该核的行为模型，主要调用了 xilinx 行为模型库的模块，仿真时该文件也要加入工程。

　2.调试方便。在 ISE/Quartus 中调用 modelsim仿真只能看到输入输出信 号，而对于设计的中间信号/变量，特别是ip核的内部信号/变量无法观测。而在modelsim中直接仿真可以观测设计中出现的任何信号/变量无和 ip 核内的任何信号/变量，这样我们设计的数据流向就可以很清楚的表示出来，还可以检测不同编程方式的处理效果，极大的方便了调试。